Synkron teller

Hva er en teller?

En teller er en enhet som kan telle en bestemt hendelse på grunnlag av hvor mange ganger den spesielle hendelsen (e) har skjedd. I et eller flere digitale logikksystemer kan denne telleren telle og lagre hvor lenge en bestemt hendelse eller prosess har skjedd, avhengig av et klokkesignal. Den vanligste typen teller er sekvensiell digital logikkrets med en enkelt klokkeinngang og flere utganger. Utgangene representerer binære eller binære kodede desimaltall. Hver klokkepuls øker enten antallet eller reduserer antallet.

Synkron teller

Synchrounous refererer vanligvis til noe som er kordinert med andre basert på tid. Synkrone signaler forekommer med samme klokkehastighet, og alle klokkene følger samme referanseklokke.

I forrige opplæring av Asynchronous Counter, har vi sett at utgangen fra den telleren er direkte koblet til inngangen til neste påfølgende teller og lager et kjedesystem, og på grunn av denne kjedesystemets forplantningsforsinkelse vises under telletrinnet og skaper telleforsinkelser. I synkron teller bruker klokkeinngangen over alle flip-flops den samme kilden og skaper det samme klokkesignalet samtidig. Så, en teller som bruker det samme klokkesignalet fra samme kilde samtidig kalles Synkron teller.

Synkron opp-teller

I bildet ovenfor vises den grunnleggende synkron tellerdesignen som er synkron teller. En 4-bits synkron opp-teller begynner å telle fra 0 (0000 i binær) og øker eller teller oppover til 15 (1111 i binær) og starter deretter en ny tellesyklus ved å bli tilbakestilt. Driftsfrekvensen er mye høyere enn den asynkrone telleren i samme område. Dessuten er det ingen forplantningsforsinkelse i den synkrone telleren bare fordi alle flip-flops eller motstrinnet er i parallell klokkilde og klokken utløser alle tellere samtidig.

Den eksterne klokken leveres direkte til alle JK Flip-flops samtidig på en parallell måte. Hvis vi ser kretsen, er den første flip-flop, FFA, som er den minst signifikante biten i denne 4-biters synkrontelleren, koblet til en Logic 1 ekstern inngang via J- og K-pin. På grunn av denne forbindelsen, HØY logikk over Logic 1-signalet, endrer tilstanden til første flip-flop på hver klokkepuls.

Neste trinn, den andre flip-flop FFB, inngangspinnen til J og K er koblet over utgangen til den første Flip-flop. For FFC og FFD gir to separate AND gate den nødvendige logikken over dem. Disse OG-portene lager logikk ved hjelp av input og output fra forrige trinns flip-flops.

Vi kan opprette den samme tellingssekvensen som brukes i den asynkrone telleren ved å lage en situasjon der hver flip-flops endrer status avhengig av om alle foregående flip-flops-utdata er HØY i logikken. Men i dette scenariet vil det ikke være noen ringvirkning bare fordi alle flip-flops er klokket samtidig.

Synkron nedteller

Små endringer i OG-seksjonen, og ved hjelp av den inverterte utgangen fra JK flip-flop, kan vi lage Synkron nedteller. En 4-bits synkron nedteller begynner å telle fra 15 (1111 i binær) og reduseres eller teller nedover til 0 eller 0000, og deretter starter den en ny tellesyklus ved å tilbakestilles. I synkron nedteller, blir AND Gate-inngangen endret. Første Flip-flop FFA-inngang er den samme som vi brukte i forrige Synkron opp-teller. I stedet for å direkte mate utgangen fra den første flip-flop til neste påfølgende flip-flop, bruker vi invertert output pin som brukes til å gi J og K input over neste flip-flop FFB og også brukt som input pin over AND Port. Samme som som forrige krets, gir to OG-porter nødvendig logikk til de neste to Flip-flops FFC og FFD.

Synkront tellerdiagram

I bildet ovenfor vises klokkeinngang over flip-flops og utgangstidsdiagrammet. På hver klokkepuls teller synkron teller sekvensielt. Telleutgangen over fire utgangspinner er inkrementell fra 0 til 15, i binær 0000 til 1111 for 4-bits synkron opp-teller. Etter 15 eller 1111 tilbakestilles telleren til 0 eller 0000 og teller igjen med en ny tellesyklus.

For synkron ned-teller der den inverterte utgangen er koblet over AND-porten, skjer det motsatt teller. Telleren begynner å telle fra 15 eller 1111 til 0 eller 0000, og start deretter på nytt for å starte en ny tellesyklus og start igjen fra 15 eller 0000.

4 bit-synkron tiårteller

Samme som som asynkron teller, en tiårteller eller BCD-teller som kan telle 0 til kan lages ved kaskaderende flip-flops. Samme som som asynkron teller, vil den også ha "divide by n" -funksjon med modulo eller MOD-nummer. Vi må øke MOD-tallet på den synkrone telleren (kan være i opp- eller nedkonfigurasjon).

Her er 4-biters synkront tiår tellerkrets vist -

Ovennevnte krets er laget ved hjelp av synkron binær teller, som produserer tellesekvens fra 0 til 9. Ytterligere logikk er implementert for ønsket tilstandssekvens og for å konvertere denne binære telleren til tiårsteller (basis 10 tall, desimal). Når utgangen når teller 9 eller 1001, vil telleren tilbakestilles til 0000 og telle igjen opp til 1001.

I den ovennevnte kretsen vil OG-porter oppdage tellesekvensen når 9 eller 1001 og endre tilstanden til en tredje flip-flop fra venstre, FFC for å endre tilstanden på neste klokkepuls. Telleren tilbakestilles deretter til 000 og begynner igjen å telle til 1001 er nådd.

MOD-12 kan lages fra kretsen ovenfor hvis vi endrer posisjonen til OG-porter, og den vil telle 12 tilstander fra 0 (0000 i binær) til 11 (1011 i binær) og deretter tilbakestilt til 0.

Trigger Pulse-relatert informasjon

Det er to typer kantutløste flip-flops tilgjengelig, Positiv kant eller Negativ kant.

Flip-flops for Positive Edge eller Rising Edge teller ett enkelt trinn når klokkeinngangen endrer status fra Logic 0 til Logic 1, i et annet begrep Logic Low til Logic High.

På den annen side teller Negative Edge eller fallende Edge-flip-flops ett enkelt trinn når klokkeinngangen endrer status fra Logic 1 til Logic 0, i andre ord Logic High til Logic Low.

Rippelteller bruker fallende kant eller negativ kantutløst klokkepluss for å endre tilstand. Det ligger en grunn bak. Det vil gjøre det enklere å kaskade tellere sammen, siden den viktigste biten av en teller kan drive klokkeinngangen til neste teller.

Synkront teller tilbud utføre og bære inn pin for counter linking relatert applikasjon. På grunn av dette er det ingen forplantningsforsinkelse inne i kretsene.

Fordeler og ulemper ved synkron teller

Nå er vi kjent med synkron teller og hva er forskjellen mellom den asynkrone telleren og synkron telleren. Synkron teller eliminerer mange begrensninger som kommer til asynkron teller.

De fordeler ved synkron teller er som følger-

1. Det er lettere å designe enn den asynkrone telleren.
2. Det virker samtidig.
3. Ingen forplantningsforsinkelse assosiert med den.
4. Count-sekvensen styres ved hjelp av logiske porter, feilsjansene er lavere.
5. Raskere drift enn den asynkrone telleren.

Selv om det er mange fordeler, er en stor ulempe ved å jobbe med Synkron teller at det krever mye ekstra logikk å utføre.

Bruk av synkron teller

Få applikasjoner der synkrone tellere brukes-

1. Maskinens bevegelseskontroll
2. Motor RPM teller
3. Roterende akselkodere
4. Digital klokke- eller pulsgeneratorer.
5. Digitale klokke- og alarmsystemer.